module test;
logic clk;
logic rst_n;
logic start;
//
initial
begin
    clk=0;
	forever
	   #5 clk=~clk;
end
//
initial
begin
    rst_n=0;
	#100
	rst_n=1;
end
//
initial
begin
    start=0;
	#103
	start=1;
	#10
	start=0;
end
//
top U(.*);

endmodule